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AMD EPYC Milan-X Server-CPUs lecken aus, bis zu 64 Zen 3-Kerne und möglicherweise 3D-V-Cache-Stacks

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AMDs EPYC Milan-X-CPUs der nächsten Generation, die über eine 3D-Chiplet-Verpackung verfügen werden, sind durchgesickert Momomo_US. Das Lineup wird als Zwischenlösung dienen, bevor das Zen 4 powered EPYC Genua Lineup später in den Jahren 2022-2023 eintrifft.

AMDs EPYC Milan-X Server-CPU-SKUs verlieren bis zu 64 Kerne mit 3D-V-Cache-Technologie?

AMD hat bisher bestätigt, dass es die 3D-V-Cache-Chip-Stacking-Technologie in seine Zen 3-Core-Architektur einbringt. Die Technologie würde zuerst auf Ryzen-Desktop-CPUs der nächsten Generation eingeführt und wie es aussieht, ist Milan-X ein weiteres wichtiges Produkt, das mit 3D-V-Cache in Arbeit ist. AMD Milan-X ist seit einiger Zeit bekannt und wird den bestehenden Milan EPYC 7003-CPUs ähneln, außer dass sie wesentliche Änderungen in Form des Chiplet-Stackings erhalten.

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Im Folgenden sind die durchgesickerten AMD EPYC 7003X Milan-X SKUs aufgeführt:

  • EPYC 7773X 64-Kern (100-000000504)
  • EPYC 7573X 32 Kern (100-000000506)
  • EPYC 7473X 24 Kern (100-000000507)
  • EPYC 7373X 16 Kern (100-000000508)

Interessanterweise behalten alle vier hier aufgeführten SKUs die gleichen Kernzahlen wie aktuelle Varianten bei, sodass wir CCD nicht so bald auf CCD-Level-Stacking sehen werden. Die CCDs behalten ihre integrale Cache-Anzahl, erhalten aber durch den zusätzlichen SRAM-Cache durch Chiplet-Stacking einen Schub.

Was wir jetzt über die 3D-V-Cache-Technologie wissen, ist, dass sie durch die Verwendung von Micro Bump (3D) und mehreren TSV-Verbindungen erreicht wird. Die Verbindung verwendet ein brandneues hydrophiles Dielektrikum-Dielektrikum-Bonden mit direktem CU-CU-Bonden, das in Zusammenarbeit mit TSMC entwickelt und optimiert wurde. Mit dieser Technologie werden die beiden einzelnen Siliziums (Chiplets) miteinander verbunden. Die 3D-Technologie verfügt über 9 Micron Pitch Bonds.

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Ein einzelner 3D-V-Cache-Stack würde 64 MB L3-Cache enthalten, der auf den TSVs sitzt, die bereits auf bestehenden Zen 3-CCDs enthalten sind. Der Cache wird zu den vorhandenen 32 MB L3-Cache für insgesamt 96 MB pro CCD hinzugefügt. AMD erklärte auch, dass der V-Cache-Stack bis zu 8-Hi erreichen kann, was bedeutet, dass ein einzelner CCD technisch bis zu 512 MB L3-Cache zusätzlich zu den 32 MB Cache pro Zen 3-CCD bieten kann. Mit 64 MB L3-Cache können Sie also technisch gesehen bis zu 768 MB L3-Cache (8 3D-V-Cache-CCD-Stacks = 512 MB) erreichen, was eine enorme Zunahme der Cache-Größe bedeutet.

3D V-Cache könnte nur ein Aspekt der EPYC Milan-X-Reihe sein. AMD könnte schnellere Takte einführen, wenn 7nm weiter reift und wir eine viel schnellere Leistung dieser gestapelten Chips sehen können. Interessant ist auch, dass die OPN-Codes für diese Prozessoren fertig sind, was bedeutet, dass eine Markteinführung bis Ende 2022 sehr wahrscheinlich ist, was bedeuten würde, dass Milan-X der erste Chip sein könnte, der 3D-V-Cache einführt.

AMD EPYC CPU-Familien:

Nachname AMD EPYC Neapel AMD EPYC Rom AMD EPYC Mailand AMD EPYC Mailand-X AMD EPYC Genua
Familienbranding EPYC 7001 EPYC 7002 EPYC 7003 EPYC 7003X? EPYC 7004?
Familienstart 2017 2019 2021 2022 2022
CPU-Architektur Zen 1 Zen 2 Zen 3 Zen 3 Zen 4
Prozessknoten 14nm GloFo 7nm TSMC 7nm TSMC 7nm TSMC 5 nm TSMC
Plattformname SP3 SP3 SP3 SP3 SP5
Steckdose LGA 4094 LGA 4094 LGA 4094 LGA 4094 LGA 6096
Maximale Kernanzahl 32 64 64 64 96
Max. Thread-Anzahl 64 128 128 128 192
Max. L3-Cache 64 MB 256 MB 256 MB 768 MB? 384 MB?
Chiplet-Design 4 CCDs (2 CCXs pro CCD) 8 CCDs (2 CCXs pro CCD) + 1 IOD 8 CCDs (1 CCX pro CCD) + 1 IOD 8 CCDs mit 3D V-Cache (1 CCX pro CCD) + 1 IOD 12 CCDs (1 CCX pro CCD) + 1 IOD
Speicherunterstützung DDR4-2666 DDR4-3200 DDR4-3200 DDR4-3200 DDR5-5200
Speicherkanäle 8 Kanal 8 Kanal 8 Kanal 8 Kanal 12 Kanäle
Unterstützung für PCIe-Generation 64 Gen 3 128 Gen 4 128 Gen 4 128 Gen 4 128 Gen 5
TDP-Bereich 200W 280W 280W 280W 320 W (cTDP 400 W)

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