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AMD patentiert Active Bridge Chiplet mit integriertem Cache für Multi-Chiplet-Designs


AMD hat veröffentlicht Ein neues Patent, in dem das Unternehmen von einem aktiven Chiplet spricht, das als Brücke zwischen mehreren GPU-Chips dient und möglicherweise auf der RDNA 3-Architektur der nächsten Generation für GPUs und APUs basiert.

Das AMD Active Bridge Chiplet-Patent könnte uns einen Einblick in die auf der RDNA 3-Grafikarchitektur der nächsten Generation basierenden GPUs und APUs der nächsten Generation geben

Das Patent beginnt mit der Angabe des Elefanten im Raum und das sind herkömmliche monolithische GPU-Designs. Wir alle wissen, wie gut Chiplets für AMD im CPU-Segment funktioniert haben, und das Unternehmen plant nun, auf der GPU-Seite denselben Weg zu gehen. Es ist keine Überraschung, dass AMDs Rivale NVIDIA auch in MCM-Designs investiert, die in GPUs der nächsten Generation verwendet werden. Dies ist auch deshalb sinnvoll, weil die Weiterentwicklung der Prozesstechnologie ab sofort ein entscheidender Faktor ist und Sie die Größe von GPUs nicht mehr so ​​stark reduzieren können wie früher, wenn man bedenkt, wie viele verschiedene IPs eine einzelne GPU heutzutage enthält.

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Das Blockdiagramm zeigt ein Verarbeitungssystem 100, das ein aktives Brückenchiplet zum Koppeln von GPU-Chiplets gemäß einigen Ausführungsformen verwendet.

Die Lösung von AMD besteht darin, in Chiplet-Designs für die GPU-Architekturen der nächsten Generation zu investieren. Wir können sagen, dass dies unser erster Blick auf die RDNA 3-Architektur oder eine zukünftige Variante von RDNA ist. AMD gibt an, dass es ein Problem gibt, mehrere GPUs parallel zu betreiben. Denken Sie an Crossfire, eine redundante Technologie, wie alle Implementierungen mit mehreren GPUs. Um dieses Problem zu beheben und das Programmiermodell für Chiplets funktionsfähig zu machen, hat AMD ein aktives Bridge-Chiplet vorgeschlagen, das mehrere GPU-Chiplets miteinander verbindet.

Das Hauptblockdiagramm des Konzeptentwurfs zeigt einen Chip mit mehreren Chiplets. Der CPU-Teil ist über einen Kommunikationsbus (zukünftige Generation von Infinity Fabric) mit dem ersten GPU-Chiplet verbunden, während die GPU-Chiplets über das aktive Brücken-Chiplet miteinander verbunden sind. Dies ist eine On-Die-Bus-Schnittstelle, die eine n-Anzahl von GPU-Chiplets verbindet. Interessanter ist, dass die Bridge auch über einen L3 LLC (Last Level Cache) verfügt, der über mehrere Chiplets hinweg kohärent und einheitlich ist und Cache-Engpässe verringert. Das AMD Active Bridge Chiplet ermöglicht somit das parallele Arbeiten der Chiplets an vorhandenen Programmiermodellen und reduziert die Notwendigkeit, separate L3-Caches für jedes GPU-Chiplet zu haben.

FEIGE. 2 ist ein Blockdiagramm, das eine Schnittansicht von GPU-Chiplets und passiven Vernetzungen gemäß einigen Ausführungsformen darstellt.

FEIGE. 3 ist ein Blockdiagramm, das eine Cache-Hierarchie von GPU-Chiplets darstellt, die gemäß einigen Ausführungsformen durch eine passive Vernetzung gekoppelt sind.

FEIGE. Fig. 4 ist ein Blockdiagramm, das eine Grundrissansicht eines GPU-Chiplets gemäß einigen Ausführungsformen darstellt.

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FEIGE. 5 ist ein Blockdiagramm, das ein Verarbeitungssystem darstellt, das eine Vier-Chiplet-Konfiguration gemäß einigen Ausführungsformen verwendet.

Derzeit handelt es sich im Blockdiagramm um ein SOC-Design, das darauf hindeutet, dass dies ein Design für zukünftige AMD RDNA 3-basierte APUs für Mobilität, Desktop-Plattformen und Konsolen sein könnte. Wir sollten jedoch auch eine ähnliche Implementierung auf diskreten GPUs für Desktop-Grafiken erwarten Karten und zukünftige HPC-Produkte basierend auf den CDNA 2- und CDNA 3-Architekturen. Es wird interessant sein zu sehen, wie diese Technologie an zukünftigen AMD Radeon- und Instinct-GPUs funktioniert.

Derzeit bietet AMD Infinity Fabric- und Infinity Cache-Lösungen für seine vorhandene RDNA 2-Reihe von Grafikchips an, sodass für diese Lösung nach dem Start ein Namensschema wie Infinity Bridge erwartet werden kann.

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