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Exklusiv: Hier ist Intels erstes 7-nm-GPU-Xe-HPC-Diagramm mit korrekten Anmerkungen

Intel hat kürzlich einen der größten Chips vorgestellt, die wir je gesehen haben, und wir haben uns sofort an einige unserer Quellen gewandt, um weitere Details zu erfahren. Obwohl wir am Tag der Architektur eine Vorstellung davon hatten, was uns aufgrund technischer Angaben erwarten würde, waren wir von dem, was wir gelernt haben, immer noch überwältigt. Sie sehen sich an, was der erste Intel 7-nm-Die-Shot (eines verpackten Produkts) ist und dank unserer Quellen vollständig richtig Die Anmerkung zu dem, was Sie sehen, ist endlich da.

Die Xe HPC 2-Tile (PVC) -GPU von Intel verwendet eine Mischung aus Intel 7nm-, Intel 10nm ESF- und TSMC 7nm-Prozesstechnologie, die von Foveros zusammengeführt wurde

Alles, was in diesem Artikel erwähnt wird, wurde von mindestens zwei unserer Quellen bestätigt und mit Querverweisen versehen und repräsentiert die korrekten Anmerkungen für den Xe HPC-Stanzschuss. Das Intel Xe HPC 2-Kachel-Paket (das in den Anfängen so ziemlich die Ponte Vecchio-GPU ist), das von Intel-Chefarchitekt Raja Koduri gezeigt wurde, ist ein absolutes Wunder in Bezug auf die verwendete Technologie.

Der Würfelschuss ist nichts weniger als ein technisches Schaufenster mit einigen der fortschrittlichsten Prozess- und Verpackungstechnologien von Intel – und nein, das ist keine Übertreibung. Es zeigt nicht nur den ersten 7-nm-Die-Shot (in einem verpackten Produkt) des internen 7-nm-Prozesses von Intel, sondern auch EMIB in Verwendung mit Foveros 3D Packaging. Sie können die versprochene Mix-and-Match-Philosophie auch mit Teilen von TSMC und neuen Funktionen wie Rambo Cache erkennen.

Beginnen wir von oben. Die Xe Link / IO-Kachel befindet sich in der oberen rechten und unteren rechten Ecke des Pakets und wurde im 7-nm-Verfahren von TSMC hergestellt. Interessanterweise enthält der Würfelschuss auch zwei unterschiedlich große HBM2-Kacheln, die auf beiden Seiten der Hauptkacheln zu sehen sind. Und ja, das ist HBM2 und nicht einfach HBM. Die Hauptattraktion beider Kacheln ist der Rechenwürfel (insgesamt 16), der nach dem 7-nm-Verfahren von Intel hergestellt wurde. Während viele Leute davon ausgegangen sind, dass die vertikalen Chips, die den Rechenchip umgeben, entweder XEMF Scalable Memory Fabric oder Rambo Cache sind, ist dies nicht der Fall. Die vertikalen Matrizen in der rechten, linken, oberen und unteren Position sind eigentlich passive Matrizenversteifungen, die enthalten keine Logik am Bord.

Der Rambo-Cache befindet sich tatsächlich in der Mitte und wird nach dem 10-nm-Enhanced-Super-Fin-Prozess von Intel hergestellt. Der 10-nm-Basisstempel befindet sich tatsächlich unter den Kacheln, die Sie auf dem Bild sehen können, und das Gleiche gilt für EMIB, das sich unter den passiven Stempeln und HBM2 befindet. Da dieses Paket die 3D-Foveros-Verpackung von Intel verwendet, passiert viel, was nicht in Sicht ist. Bis wir ein detailliertes 3D-Diagramm mit Ebenen erhalten, ist es etwas schwierig, sich vorzustellen, wie komplex dieses spezielle Paket ist.

Raja neckte, dass hier 7 fortschrittliche Technologien im Spiel sind, und nach unserer Berechnung wären dies:

  • Intel 7nm
  • TSMC 7nm
  • Foveros 3D-Verpackung
  • EMIB
  • Verbesserte Super Fin
  • Rambo-Cache
  • HBM2

Beachten Sie jedoch, dass das Paket, das Sie sehen, einfach die erste Iteration (sprich: Prototyp) des kommenden Ponte Vecchio-Chips von Intel ist. Wenn man bedenkt, dass es irgendwann Ende 2021 oder Anfang 2022 fällig ist, ist das erste Einschalten eine sehr gute Nachricht für Intel-Enthusiasten und zeigt, dass das Unternehmen in Bezug auf die Roadmap gut vorankommt. Ponte Vecchio wird im Aurora-Supercomputer zum Einsatz kommen, und es gab viele Bedenken, ob Intel die Frist einhalten könnte. Die Antwort darauf scheint ja zu sein.

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