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Synopsys erweitert Designs für Multi-Die mit HBM3-IP- und Verifizierungslösungen, zuerst für die Industrie

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Heute gibt Synopsys, Inc. die neueste Technologie und Lösungen für Chipdesigner bekannt. Als Branchenneuheit hat das Unternehmen seine neuesten HBM3-IP-Lösungen veröffentlicht, die aus PHY, Controller und IP zur Verifizierung von 2,5D-Multi-Die-Gehäusen bestehen. Diese Technologie wird die Entwicklung von Spezifikationen für minimale Leistung und hohe Bandbreite für SoC-Architekturen weiter vorantreiben, die auf eine effiziente und hoch verarbeitende KI, Computing und Anwendungen für Grafik abzielen.

Der DesignWare-Controller und IP von Synopsys drängen auf eine „hohe Speicherbandbreite von bis zu 921 GB/s“. Eine Premiere für die Chipindustrie, Synopsys Verification IP und die Lösung nutzen interne Abdeckung sowie Verifikationsstandards, HBM3-Speicheroptionen für ZeBu-Emulatoren (von der Stange) und ein einzigartiges HAPS-Prototypdesign für ihre Systeme, um Informationen von HMB3 IP zu verifizieren zu System-on-Chips. Das Unternehmen verstärkt die Entwicklungen für seine HBM3-Designs, wodurch die 3DIC-Compiler-Plattform für den Multi-Die-Einsatz für eine „voll integrierte Architektur-Explorations-, Implementierungs- und Analyselösung auf Systemebene“ entsteht.

Synopsys erstellt neue physikalische Schnittstelle für DDR5- und DDR4-Speicher

„Synopsys adressiert weiterhin die Design- und Verifikationsanforderungen datenintensiver SoCs mit hochwertigen Speicherschnittstellen-IP- und Verifikationslösungen für die fortschrittlichsten Protokolle wie HBM3, DDR5 und LPDDR5. Die kompletten HBM3-IP- und Verifikationslösungen ermöglichen es Designern, steigende Bandbreiten zu erfüllen , Latenz- und Leistungsanforderungen bei gleichzeitiger Beschleunigung des Abschlusses der Verifizierung, alles von einem einzigen, vertrauenswürdigen Anbieter.“

—John Koeter, Synopsys Senior Vice President of Marketing and Strategy for IP

Synopsys DesignWare HBM3 PHY IP ist ein 5-nm-Prozess und ist als vorgefertigte oder vom Kunden konfigurierbare PHY erhältlich, arbeitet mit Geschwindigkeiten von 7200 Mbps pro Pin-PN-Chip, verbessert die Leistungseffizienz und unterstützt bis zu „vier aktive Betriebszustände, “ ermöglicht dynamische Skalierungsfrequenzen. DesignWare verwendet ein optimiertes Mikro-Bump-Array, um den Bereich zu minimieren. Die Unterstützung der Interposer-Trace-Längen bietet Herstellern mehr Platz bei der PHY-Platzierung, damit die Leistung nicht beeinträchtigt wird.

Das breite DesignWare-IP-Portfolio von Synopsys umfasst Logikbibliotheken, eingebettete Speicher, PVT-Sensoren, eingebettete Tests, analoge IP, Schnittstellen-IP, Sicherheits-IP, eingebettete Prozessoren und Subsysteme. Um das Prototyping, die Softwareentwicklung und die Integration von IP in SoCs zu beschleunigen, bietet Synopsys‘ IP Accelerated Initiative IP-Prototyping-Kits, IP-Software-Entwicklungskits und IP-Subsysteme an. Unsere umfangreichen Investitionen in IP-Qualität und umfassender technischer Support ermöglichen es Designern, das Integrationsrisiko zu reduzieren und die Markteinführungszeit zu verkürzen.