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Synopsys plant die Einführung der ersten vollständigen PCI Express 6.0 IP-Lösung Im dritten Quartal 2021 verdoppelt sich die Leistung der PCIe 5.0-Spezifikation

Die Implementierung von PCIe Gen 4 auf Mainstream-Consumer-Motherboards ist relativ neu, aber Synopsys wartet nicht auf ein Upgrade. Synopsys sucht starten Eine vollständige PCI Express 6.0-Lösung, einschließlich Controller, PHY und Verifizierungs-IP. Es wird möglicherweise in naher Zukunft nicht in die Hände der Verbraucher gelangen, ermöglicht jedoch die frühzeitige Entwicklung und Implementierung von PCIe 6.0-System-on-Chip-Designs (SoC).

Die PCI Express 6.0-Spezifikation von Synopsis verdoppelt die Leistung der weitgehend unveröffentlichten PCIe 5.0-Spezifikation

Die Grundlage von PCIe Gen 6 ist die eigene DesignWare-IP mit den besten Funktionen, einschließlich 64-GT / s-PAM-4-Signalisierung, FLIT-Modus und L0p-Energiezustand. Der DesignWare Controller für PCIe 6.0 verwendet eine MultiStream-Architektur. Die Leistung der MultiStream-Architektur verdoppelt die der Single-Stream-Architektur. Die 1024-Bit-Architektur auf dem Controller ermöglicht eine Bandbreite von 64 GT / s x16, während das Timing bei 1 GHz geschlossen wird. Die VC Verification IP für PCIe verwendet eine native SystemVerilog / UVM-Architektur, die einfach zu konfigurieren ist.

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Die DesignWare PHY IP nutzt einzigartige adaptive DSP-Algorithmen. Diese Algorithmen optimieren die analoge und digitale Entzerrung, um die Energieeffizienz unabhängig vom Kanal zu maximieren. Darüber hinaus wird das Paketübersprechen minimiert und eine dichte SoC-Integration für x16-Links ermöglicht. Das PHP ermöglicht auch Verbindungsausfälle nahe Null mithilfe von Diagnosefunktionen. Die ADC-basierte Architektur in Kombination mit dem optimierten Datenpfad ermöglicht eine extrem niedrige Latenz. John Koeter, Senior Vice President für Marketing und Strategie für geistiges Eigentum bei Synopsys, beschrieb die Verwendung und die Stärken der PCIe Gen 6-Spezifikationen im Folgenden:

„Fortgeschrittene Cloud-Computing-, Speicher- und maschinelle Lernanwendungen übertragen erhebliche Datenmengen. Daher müssen Entwickler die neuesten Hochgeschwindigkeitsschnittstellen mit minimaler Latenz integrieren, um die Bandbreitenanforderungen dieser Systeme zu erfüllen. Mit der vollständigen DesignWare IP-Lösung von Synopsys für PCI Express 6.0 können Unternehmen frühzeitig mit ihren PCIe 6.0-basierten Designs beginnen und das bewährte Know-how und die etablierte Führungsrolle von Synopsys in PCI Express nutzen, um ihren Weg zum Siliziumerfolg zu beschleunigen. “

Die vollständige IP-Lösung von Synopsys erfüllt die sich ändernden Anforderungen an Latenz, Bandbreite und Energieeffizienz von Hochleistungs-Computing-, AI- und Speicher-SoCs. Obwohl diese Fortschritte großartig sind, wird es einige Zeit dauern, bis die Verbraucher PCIe 6.0-Unterstützung erhalten, da wir gerade die Oberfläche von PCIe 4.0 zerkratzt haben und 5.0 nicht auf Consumer-Motherboards gelangt ist. PCIe 5.0 wird 2022 mit der Eagle Stream-Plattform von Xeon-Prozessoren von Intel und der Genua-Plattform von Epyc-Prozessoren von AMD auf die Serverplattformen gelangen.

Der DesignWare Controller und PHY IP für PCIe 6.0 wird im dritten Quartal 2021 verfügbar sein, während die Verifizierungs-IP derzeit verfügbar ist. Es wird einige Zeit dauern, bis PCIe 6.0 auf Servern implementiert ist, geschweige denn auf Consumer-Motherboards.

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